【台積電佈局新存儲技術】
近年來,在人工智能(AI)、5G等推動下,以MRAM(磁阻式隨機存取存儲器)、鐵電隨機存取存儲器 (FRAM)、相變隨機存取存儲器(PRAM),以及可變電阻式隨機存取存儲器(RRAM)為代表的新興存儲技術逐漸成為市場熱點。這些新技術吸引各大晶圓廠不斷投入,最具代表性的廠商包括台積電、英特爾、三星和格羅方德(Globalfoundries)。
那麼,這些新興存儲技術為什麼會如此受期待呢?主要原因在於:隨着半導體制造技術持續朝更小的技術節點邁進,傳統的DRAM和NAND Flash面臨越來越嚴峻的微縮挑戰,DRAM已接近微縮極限,而NAND Flash則朝3D方向轉型。
此外,傳統存儲技術在高速運算上也遭遇阻礙,處理器與存儲器之間的「牆」成為了提升運算速度和效率的最大障礙。特別是AI的發展,數據需求量暴增,「牆」的負面效應愈加突出,越來越多的半導體廠商正在加大對新興存儲技術的研發和投資力度,尋求成本更佳、速度更快、效能更好的存儲方案。
從目前來看,最受期待的就是MRAM,各大廠商在它上面投入的力度也最大。MRAM屬於非易失性存儲技術,是利用具有高敏感度的磁電阻材料製造的存儲器,斷電時,MRAM儲存的數據不會丟失,且耗能較低,讀寫速度快,可媲美SRAM,比Flash速度快百倍,在存儲容量方面能替代DRAM,且數據保存時間長,適合高性能應用。
MRAM的基本結構是磁性隧道結,研發難度高,目前主要分為兩大類:傳統MRAM和STT-MRAM,前者以磁場驅動,後者則採用自旋極化電流驅動。
另外,相較於DRAM、SRAM和NAND Flash等技術面臨的微縮困境,MRAM可滿足製程進一步微縮需求。目前,DRAM製程工藝節點為1X nm,已接近極限,而Flash走到20 nm以下後,就朝3D製程轉型了。MRAM製程則可推進至10nm以下。
在過去幾年裏,包括台積電、英特爾、三星、格羅方德等晶圓代工廠和IDM,相繼大力投入MRAM 研發,而且主要着眼於STT-MRAM,也有越來越多的嵌入式解決方案誕生,用以取代Flash、EEPROM和SRAM。
- 台積電
早在2002年,台積電就與工研院簽訂了MRAM合作發展計劃。近些年,該公司一直在開發22nm製程的嵌入式STT-MRAM,採用超低漏電CMOS技術。
2018年,台積電進行了eMRAM芯片的「風險生產」,2019年生產採用22nm製程的eReRAM芯片。
2019年,台積電在嵌入式非易失性存儲器技術領域達成數項重要的里程碑:在40nm製程方面,該公司已成功量產Split-Gate(NOR)技術,支持消費類電子產品應用,如物聯網、智慧卡和MCU,以及各種車用電子產品。在28nm製程方面,該公司的嵌入式快閃存儲器支持高能效移動計算和低漏電製程平台。
在ISSCC 2020上,台積電發佈了基於ULL 22nm CMOS工藝的32Mb嵌入式STT-MRAM。該技術基於台積電的22nm ULL(Ultra-Low-Leakage)CMOS工藝,具有10ns的極高讀取速度,讀取功率為0.8mA/MHz/bit。對於32Mb數據,它具有100K個循環的寫入耐久性,對於1Mb數據,具有1M個循環的耐久性。
它支持在260°C下進行90s的IR迴流焊,在150°C下10年的數據保存能力。它以1T1R架構實現單元面積僅為0.046平方微米,25°C下的32Mb陣列的漏電流僅為55mA。
目前,台積電已經完成22nm嵌入式STT-MRAM技術驗證,進入量產階段。在此基礎上,該公司還在推進16 nm 製程的STT-MRAM研發工作。
除了MRAM,台積電也在進行着ReRAM的研發工作,並發表過多篇基於金屬氧化物結構的ReRAM論文。
工研院電光所所長吳志毅表示,由於新興存儲技術將需要整合邏輯製程技術,因此現有存儲器廠商要卡位進入新市場,門檻相對較高,而台積電在這方面具有先天優勢,因為該公司擁有很強的邏輯製程生產能力,因此,台積電跨入新興存儲市場會具有競爭優勢。
據悉,工研院在新興存儲技術領域研發投入已超過10年,通過元件創新、材料突破、電路優化等方式,開發出了更快、更耐久、更穩定、更低功耗的新一代存儲技術,目前,正在與台積電在這方面進行合作。未來,台積電在新興存儲器發展方面,工研院將會有所貢獻,但具體內容並未透露。
- 三星
三星在MRAM研發方面算是起步較早的廠商,2002年就開始了這項工作,並於2005年開始進行STT-MRAM的研發,之後不斷演進,到了2014年,生產出了8Mb的eMRAM。
三星Foundry業務部門的發展路徑主要分為兩條,從28nm節點開始,一條是按照摩爾定律繼續向下發展,不斷提升FinFET的工藝節點,從14nm到目前的7nm,進而轉向下一步的5nm。
另一條線路就是FD-SOI工藝,該公司還利用其在存儲器製造方面的技術和規模優勢,着力打造eMRAM,以滿足未來市場的需求。這方面主要採用28nm製程。
三星28nm製程FD-SOI(28FDS)嵌入式NVM分兩個階段。第一個是2017年底之前的電子貨幣風險生產,第二個是2018年底之前的eMRAM風險生產。並同時提供eFlash和eMRAM(STT-MRAM)選項。
該公司於2017年研製出了業界第一款採用28FDS工藝的eMRAM測試芯片。
2018年,三星開始在28nm平台上批量生產eMRAM。2019年3月,該公司推出首款商用eMRAM產品。據悉,eMRAM模塊可以通過添加三個額外的掩膜集成到芯片製造工藝的後端,因此,該模塊不必要依賴於所使用的前端製造技術,允許插入使用bulk、FinFET或FD-SOI製造工藝生產的芯片中。
三星表示,由於其eMRAM在寫入數據之前不需要擦除週期,因此,它比eFlash快1000倍。與eFlash相比,它還使用了較低的電壓,因此在寫入過程中的功耗極低。
2018年,Arm發佈了基於三星28FDS工藝技術的eMRAM編譯器IP,包括一個支持18FDS (18nm FD-SOI工藝)的eMRAM編譯器。這一平台有助於推動在5G、AI、汽車、物聯網和其它細分市場的功耗敏感應用領域的前沿設計發展。
2019年,三星發佈了採用28FDS工藝技術的1Gb嵌入STT-MRAM。基於高度可靠的eMRAM技術,在滿足令人滿意的讀取,寫入功能和10年保存時間的情況下,可以實現90%以上的良率。並且具備高達1E10週期的耐久性,這些對於擴展eMRAM應用有很大幫助。
2019年底,Mentor宣佈將為基於Arm的eMRAM編譯器IP提供IC測試解決方案,該方案基於三星的28FDS工藝技術。據悉,該測試方案利用了Mentor的Tessent Memory BIST,為SRAM和eMRAM提供了一套統一的存儲器測試和修復IP。
- Globalfoundries(格羅方德半導體股份有限公司)
2017年,時任Globalfoundries首席技術官的Gary Patton稱,Globalfoundries已經在其22FDX(22nm製程的FD-SOI工藝技術)製程中提供了MRAM,同時也在研究另一種存儲技術。
由於Globalfoundries重點發展FD-SOI技術,特別是22nm製程的FD-SOI,已經很成熟,所以該公司的新興存儲技術,特別是MRAM,都是基於具有低功耗特性的FD-SOI技術展開的。
今年年初,Globalfoundries宣佈基於22nm FD-SOI 平台的eMRAM投入生產。該eMRAM技術平台可以實現將數據保持在-40°C至+125°C的温度範圍內,壽命週期可以達到100,000,可以將數據保留10年。該公司表示,正在與多個客户合作,計劃在2020年安排多次流片。
據悉,該公司的eMRAM旨在替代NOR閃存,可以定期通過更新或日誌記錄進行重寫。由於是基於磁阻原理,在寫入所需數據之前不需要擦除週期,大大提高了寫入速度,宏容量從4-48Mb不等。
- 英特爾
英特爾也是MRAM技術的主要推動者,該公司採用的是基於FinFET技術的22 nm製程。
2018年底,英特爾首次公開介紹了其MRAM的研究成果,推出了一款基於22nm FinFET製程的STT-MRAM,當時,該公司稱,這是首款基於FinFET的MRAM產品,並表示已經具備該技術產品的量產能力。
結語
由於市場需求愈加凸顯,且有各大晶圓廠大力投入支持,加快了以MRAM為代表的新興存儲技術的商業化進程。未來幾年,雖然DRAM和NAND Flash將繼續站穩存儲芯片市場主導地位,但隨着各家半導體大廠相繼投入發展,新興存儲器的成本將逐步下降,可進一步提升 MRAM等技術的市場普及率。
原文:
https://mp.weixin.qq.com/s/sMZ0JwclWf1zAEPkW8Rn0Q
dram原理 在 錢線百分百 Facebook 八卦
週三晚安,晚最新消息
(一)
1.電價微調 經部朝2方向思考:原訂10月第二階段
電價調整計畫可能生變!目前經濟部規劃,可能
降低平均電價漲幅,或考量結構性用電因素,思考各類
用電比重是否有調降空間但尚未確定,估8月底前拍版
---利空:電價漲!衝擊大產業,鋼鐵.水泥.塑化,觀察?操作?
2.台幣轉貶3分,收在30.032元 匯價創逾一週以來新低
(二)廣達法說:上半年告憂 Q2毛利微升+毛利率每況愈上
‧H1營收3885.2億年減18.7% 稅後盈餘84.77億 季減23.8%
EPS為2.21元(去年同期2.9元)毛利率4.4%(去年同期4.7%)
營益率1.4%(去年同期2.1%)
‧Q2營收1910.04億季減3.3% EPS為1.05元(上季1.16元)
毛利率4.68%(上季4.05%) 營益率1.45%(上季1.3%)
‧Q2毛利率優於Q1
‧重慶佔比已超過5成 下半年重慶筆電生產比重
可望拉升到7成 →有助下半年毛利率表現
---廣達法說解讀?外資今賣659張 投信買32張 操作?
(三)富邦金法說 上半年亮眼 富邦金在陸複製金控模式
‧上半年稅後盈餘178.99億年增65.1% ‧EPS為1.88元
‧資產報酬率0.85%‧股東權益報酬率12.17%
‧逾放覆蓋率1100% 史高
‧總資產4.32兆 國內NO.2金控‧預計Q3完成華一銀行的交易
‧服貿簽訂後 成立福建海峽證券 富邦證券持股達51%
‧爭取成立人壽保險公司
---富邦金法說解讀?外資今賣2402張 投信賣208張 操作?
(四)中華電法說重點
‧Q2營收558.4億 年成長2.6%
‧上半年合併營收1124.5億元 達成全年財務預測51.6%
‧行動上網表現亮眼 客戶數達317萬戶 市占33.5%
行動加值營收 年成長35.1%
---中華電法說解讀? 外資連7賣 投信也賣 明觀察?操作?
想過,地球上"陸上交通工具"可多快?電動車TESLA創辦人Musk
提出”Hyperloop超迴路運輸”是台灣高鐵四倍多快!
●原理?票價比我們高鐵便宜?商機大?使用材質?可能受惠股?
1.收7951跌34量771億 外資-41億
---好不容易,昨兩根紅k跳起來,今卻收黑,小V還在?
半年線8029有機會過?四大利空!真利空?假利空?
---外資終結2買轉賣 外資短多火種仍在?選擇權訊號!
---利空:今年GDP主計處預估值將再下修?保2%危?法人態度?
---利空:MSCI明凌晨公布季度調整結果?猜測!加入股?剔除股?
---利空:半年報大檢視 下半年續成長? 2Q壞3Q好? 續壞?
觸控面板股下半年?
2.亞股漲跌互見
---尤特颱風 港股全日暫停交易
---韓:科技.汽車領漲 海力士+3%
韓股外資連買超 逾兩個月高
---日圓貶至98元 日股創一周高
---陸銀壞帳連7季升 九年來最大
3.焦點股
---人氣股:網通.4G.跌深反彈.PCB.手機,指標股?操作?
---費半昨大漲逾1%,美光漲8.24%,大漲原因?漲可延續?
美光提出警訊?集邦科技報價?DRAM股操作?指標股?
※華亞科今天漲停,背後有故事!!操作?
(特別!今外資投信同買股多:中信金.華亞科.鴻海.嘉聯益.鴻準)
4.美國大議題
---美股再度壟罩興登堡警訊?啥是興登堡事件?
警訊內容?美股後市?
---美"虛擬貨幣"已經危及到"國安"?為何?虛擬貨幣是啥?
危及國安情況?
---美國TESLA(電動車)股價創新高,創辦人Musk發表
超迴路運輸”Hyperloop”多快?創辦人Musk故事?
超迴路運輸"Hyperloop" vs台灣高鐵? 相關股?
5.國際大議題
---華爾街新首富”卡爾.伊坎”大買蘋果,股價大漲6%
"卡爾.伊坎"是誰? 週二"卡爾.伊坎"和庫克談話
過程中,庫克給他內幕? 伊砍大買蘋果股理由?
偏,甲骨文CEO:不看好蘋果,持空理由?多空看法?
蘋果股價未來是漲?是跌?蘋果派.鴻海家族操作?
(特別!今外資買鴻海集團股偏多:建漢.鴻海.鴻準)
---之前SOGO百貨,現在,神旺飯店在中國投資又發生糾紛
外商現在中國經營困難的故事?台商離開中國回台灣?
中國"城管"勢力越大,中國外商企業經營壓力也越大!
---中國今年上半年黃金消費量飆升54%擠下印度成為
全球黃金最大消費國,美媒為此創新字"DAMA"金價後市?
---林書豪今回來台灣,引起大騷動,Jeremy Shu-How Lin
美媒:林來瘋Linsanity VS 美媒創新字:陸大媽"DAMA"
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dram原理 在 施振榮 Stan哥 Facebook 八卦
【節目預告_施先生專訪_他的管理聖經,能讓你少走十年彎路】
中國第一財經_改變世界_中國傑出企業家管理思想訪談錄
施振榮:王道經營 三造宏碁
2018年2月23日(週五)明晚21:42
~大陸【第一財經頻道】播出~
歡迎線上收看: http://m.yicai.com/tv/
專訪預告:
他的管理聖經,能讓你少走十年彎路 2018-02-22
http://mp.weixin.qq.com/s…
施振榮
宏碁集團創始人
上世紀80年代末,他就被《財富》雜誌評選為“與亞洲做生意不可不認識的二十五位元人物”之一。
1996年 美國《商業週刊》 “全球25位最傑出的企業管理者”之一;
1997年 《財富》封面人物;
2004年《商業週刊》年度亞洲之星;
他就是施振榮,宏碁集團創始人。
施振榮生於1944年,60年代畢業於臺灣交通大學電子工程專業,1976年創立宏碁,並一步步打造成為全球知名的IT品牌。2006年,時任英特爾總裁的歐特裡寧評價:今天大眾只需要花費一千美元來購買電腦,而非一萬美元,施振榮絕對是主要的原因。
令人印象深刻的,是這代企業家的格局:當時創業的時候,是不做歷史的罪人。
在《宏碁的世紀變革》一書中,施振榮這樣回憶:
1988年三星董事長李健熙請施振榮、台積電董事長張忠謀等人吃飯,勸他們不要投資DRAM( 動態隨機記憶體),因為三星已有巨量投資。(有這麼請人吃飯的嗎?)在施振榮看來,這是嚇阻其它企業不要介入該領域。但作為使命感很強的人,此事不做不行。
IT科技企業的行業特點之一是瞬息萬變,生死之間,往往一念天堂,一念地獄。盤點一下不難發現,昔日那些大牌,有的被甩在身後,有的已不復存在:IBM已經不生產個人電腦,康柏電腦被惠普吞併, 日本科技钜子NEC、東芝電腦業務早被擠出第一梯隊。移動互聯產業浪潮,更直接改寫了諾基亞、摩托羅拉、英特爾、微軟的歷史版圖。
宏碁創建至今四十餘年,幾經風雨,至今仍是世界前五的個人電腦公司。作為個人電腦發展歷史的親歷者、創造者,施振榮認為:如何創造價值,讓企業得以永續經營,對一家科技公司的挑戰最大。
那麼,他是如何一度超越戴爾,將宏碁發展成為全球僅次於惠普的第二大PC巨頭的?又是如何面對危機,二度出山,三次改造宏碁,力挽狂瀾的?他提出的微笑曲線原理,王道管理思想究竟是什麼,令聯想柳傳志、海爾張瑞敏都從中學習收益?
http://mp.weixin.qq.com/s…
dram原理 在 簡介]DRAM系統- 看板VideoCard - 批踢踢實業坊 的八卦
1. 1bit DRAM
1bit DRAM由一個電晶體以及一個電容器組成.
Bitline
|
|
+---| |--- VCC
| | |
| [---]
--+--
|
RowLine
利用電晶體控制線路是否與電容相接.
接著以電容內的電位高低(有無電荷)
決定這個bit內容是1還是0.
但是這樣結果就是.電容內的資料只要一讀取
就會消失.所以必須讀取後將資料回寫.同樣的電容
一段時間沒理他電荷還是會跑掉.因此必須一段時間內
(按:不超過幾十ns等級的時間)就refresh一次.
當然DRAM(1T,T=transistor)因此可以比起SRAM的4T/6T
擁有較低成本以及高容量單位密度的優勢.因此DRAM佔據了
主流的記憶體系統很長的一段時間,而修正DRAM的效率的各種
實作也是曾出不窮.也幾乎都曾經採用於顯示系統上.
===============================================
詳細原理請翻查數位系統或是電子電路相關教科書.
這裡重點是.DRAM的效率問題來自於電容導致在讀取
後需要寫回以及必須定期refresh.限制了效率表現.
===============================================
2. DRAM array
實際上的DRAM晶片是以2D array的方式組成的.
Col 0 -----------------------------------------
| | | |
VCC ...........................................
| | | |
Col 1 ------------------------------------------
| | | |
VCC ...........................................
| | | |
Col 2 ------------------------------------------
| | | |
VCC ...........................................
| | | |
Col 3 ------------------------------------------
| | | |
VCC ...........................................
| | | |
Row0 Row1 Row2 Row3
(每個Row,Col相連的地方都有如上圖的1bit DRAM存在.
但是我畫不進去...放棄)
每1bit的資料都可以Row/Col的位址決定.當在外部
決定好Row/Col的位址後.也就可以從DRAM array中
讀寫這1bit的資料.
一個典型的RAM晶片規格標示,如16Mx8,表示這顆的傳輸
資料寬度為8bit,而ADDRESS總共有8Mega"組"8bit資料.
因此總容量是128Mbit.
這樣一顆晶片就可以看成有如上的DRAM array 8組.
而每組的Row/Col數量?通常兩者數量會僅可能的接近.
那麼就是有4096 Row以及4096 Column.
3. A DRAM Chip
那麼要如何把以上16Mx8的設計出一個對應晶片的介面呢?
Column以及Row的address各需要12bit.不過我們可以讓它
使用同一組訊號線分兩次傳遞(這稱作row/column multiplexing,
而DRAM基本上都是採用此種方式.也因此影響了效能).因此只要
一組12bit的位址線就夠了.但是需要額外的訊號線通知晶片
正在送的是Row還是Column,因此可以增加兩條1bit的訊號線.
RAS#(Row Access Signal)以及CAS#.當然還要訊號線告知
現在是讀取或是寫入.以及當晶片準備好傳送資料時通知完成的
訊號線.以及8bit的資料線.
[-------]
Address=| |=Data Output(1:8)
(0:11) | |
| |
WE#-| |
RAS# -| |-OE#
CAS# -| |
[-------]
內部應該是長的這樣:
Address(0:11)
==================|
|| [Column Decoder]
|| ------------------
|| Row | |
=== | DRAM Array |
Dec | |
ode | |
r | |
--------------------
| | | | | | | |
v v v v v v v v
----------------
DRAM Sense --->Output Buffer==>Data Output
Amplifier --->
Address送入後.依照RAS#,CAS#判斷現在是Row還是Col的定址.
然後把位址送到ROW or Col的decoder,由decoder啟動對應的
row/col的線路.Row/Col的位址都決定後.Sense Amplifier
會偵測電壓變化來判定bit的1/0,並順便回寫資料.
最後讀取到的資料送到output buffer.因為這顆是16Mx8的晶片.
所以晶片內部應該會有8組同上的Array/Decoder/Sense Amp.
Output buffer將它組成8bit輸出.
DRAM Read Timing
RAS# ----|__________________|--
CAS# --------|______________|--
ADR ====XOOOXOOOX============
11:0 Row Col
WE# _|-----------------------|_
OE# ----|____________________|-
DQ ===============XOOOOOOX===
8:1 Valid Data
DRAM Write Timing
RAS# ----|__________________|--
CAS# --------|______________|--
ADR ====XOOOXOOOX============
11:0 Row Col
WE# --------------|_______|---
OE# _|----------------------|_
DQ ===============XOOOOOOX===
8:1 Write Data
嗯,好極了.終於可以開始傳資料,我們只要"每次"
都送Row,Col位址進去,就可以讀或者寫入8bit的資料.
等等.這是否有哪裡不對勁......??
每次都要送Row/Col,那麼是不是花在送Row/Col的時間
比等待資料傳輸的時間還要多??沒錯.....
所以這顯然不是個好現象.有沒有辦法改進呢?
==================================
Row/Column multiplexing也限制了DRAM的性能
==================================
DRAM的加速: Paged Mode/Fast Paged Mode
既然送Row,Col要花很多時間,可不可以偷懶不送..??
但是不送的話,又要怎麼知道要存取哪邊呢?折衷一下.
只送一個.而另外一個不送的話就假設跟以前一樣.
這是DRAM系統第一個普遍的加速手段.稱為Paged Mode
或者是Fast Paged Mode(事實上這兩者有少許差異,
edge trigger的方式不同,但是原理相同)
原先DRAM中,Row,Col必須都送.
Addr <Row><Col>------<Row><Col>------<Row><Col}
Data <Data> <Data> <Data>
Paged Mode/Fast Paged Mode
Addr <Row><Col> <Col> <Col> <Row><Col>
Data <Data> <data> <data> <data>
可以大幅度增加DRAM的效率.
DRAM的加速: EDO RAM(Hyper Paged Mode DRAM)
EDO RAM是在SDRAM之前普遍的一種加速DRAM.它進一步
擴展了fast paged mode,主要的改進為送下一個Column Address
的時候可以不用等待前一個Data輸出完成.而重疊兩者的時間.
EDO RAM(Hyper Paged Mode)
Addr <Row><Col 0><Col A><Col B> <Row><Col>
Data <Data0><dataA><dataB> <data>
另外我還找到一個說法表示.EDO RAM會預設下個Col為這個Col
的次一個而預先準備,進一步縮短access time.不過我不確定
是否所有的EDO RAM都支援.或者是僅有部分access time
較低的EDO RAM是如此.還是這是burst EDO才加入的.
Burst EDO:快速消失
Burst EDO支援burst Mode.基本原理為...在DRAM
內部將array再分割成更小可獨立運作的internal bank.
然後同步存取這些internal bank,讓它們在同一段latency
後差不多都準備好了.而可以在接下來最短的時間內依次
寫入或讀出資料.
Normal Mode Burst Mode
Buffer <---Bank 1 Buffer <-----Bank 1
<---Bank 2
<--Bank 1
<-Bank 2
Timing
Addr <Row><Col>
Data <Data>
burst
Addr <Row><Col>
Data <Data><Data><Data><Data>
以基本Latency差不多的DRAM而言,晶片組
在66MHZ外頻下使用Fast Paged Mode
可以達到X-3-3-3的Timing.使用EDO RAM可以達到
X-2-2-2.而使用burst EDO可以達到X-1-1-1.
(以上是讀取,寫入都比較慢)
但是Burst EDO只存在少量以及短時間.而立即被JEDEC SDRAM取代.
JEDEC SDRAM同樣也是利用internal bank而支援burst Mode.
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你不想休息嗎?我都想了
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SDRAM:採用同步傳輸
介紹SDRAM之前要先定義好SDRAM是什麼.是不是如字面上
一樣.採用Synchoronos transfer的就算嗎?不.事實上Rambus
跟1T-SRAM也都是同步傳輸.一般說的SDRAM指的是JEDEC SDRAM.
包含在PC66/PC100/PC133下的SDR SDRAM.DDR SDRAM,DDRII SDRAM
等.也有許多基於相關標準的衍生型,如SGRAM,GDDR/2/3,Enhanced
SDRAM(又稱為cached SDRAM,也就是加入SRAM為cache..另外也有
Enhanced/Cached EDO),NEC的Virtual Channel(PC133/DDR/DDR2)
等..
所以,一般稱的DDR RAM是不是JEDEC SDRAM?當然是.
只是在DDR SDRAM未出來之前,當然PC66/PC100/PC133
那時都直接稱為SDRAM,在DDR SDRAM出現之後為了區分
才將它們稱為SDR SDRAM.不過稱DDR SDRAM是SDRAM的一種
或者是SDRAM的演進/改良仍然沒錯.
synchronous bus ?
同步傳輸介面指的是什麼意思?與非同步Asynchronous的差異?
簡單一點的比喻,就好像一堆人合作作事情.
非同步傳輸:
A做好後通知B,C等待B完成後才開始作,D等待A以及C兩個
人一起通知它開始做事etc.....
同步傳輸:
所有人都事先收到一份嚴格規定好的行程表(timing diagram)
隨著時間的進行(clock).在行程表內定好的時間一定會完成.
沒達成的就地處決(........有嗎??)
效率上的差異是很明顯的.
可是SDRAM只是把DRAM改成synchronous介面嗎?
很不幸的,如果只是這樣做對效率一點幫助都沒有.雖然
如FPM DRAM及EDO RAM是非同步介面.但是主機板晶片組或者是
顯示晶片上的記憶體控制器存取它們仍然是照著固定的Timing
如6-3-3-3,4-1-1-1,只是需要依照外頻以及RAM的規格手動設定
不同的timing.......
JEDEC SDRAM主要的加速機制仍然發揚了過去有的方法.
省略重複的Row Addr,傳輸Col Addr可以與資料讀寫同時進行,
Burst Mode等..前面簡介過的方法都以另外一種形式在JEDEC
SDRAM上實作.
除此之外JEDEC SDRAM還有Mode Register可以動態改變
SDRAM的存取方式,burst length,各種相關的timing如CL等.
(Mode Registry和SPD不要混淆,作用算是相反吧)
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最早的SDRAM並沒有SPD
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JEDEC PC66/PC100/P133 SDRAM在介面上增加了BA(Bank
Address),以指定internal bank,SDR SDRAM有2組internal
bank,DDR SDRAM有4組.
internal bank
Bank 0 Bank 1
v v
Control |-------------| ----|
Logic --> | Bank 0 array| nk1 |
| | |
|-------------|-----|
|Sense Amp | Amp |
--------------------|
Buffer
所以SDRAM存取的時候會碰到三種情況.
1.在同一個page/row中(同一個row中的位址稱為page).
Timing :
CL-1-1-1...傳到burst length結束,SDRAM支援1/2/4/8
(CL=Cas Latency) 以及page結束這幾種
2.不同的row address.沒有bank conflict
RtC-CL-1-1-1...
(Ras to CAS latency)
3.不同的row address而碰上bank conflict.
該bank正在使用中
Precharge-RtC-CL-1-1-1....
而三者發生的機率.除了應用程式的種類外,memory controller
的規劃以及整個記憶體系統的配置(SDRAM不是拼命把記憶體頻寬
加大或是增加多通道效率就會持續增加的)都會有影響.最佳化
記憶體系統.對SDRAM來講可能就是平均有效傳輸速率33%與66%
的差異.
比如說以CL,RtC,Precharge都是3cycle的SDRAM來說
(其實哪裡有這麼好的??),burst length=4,那麼有效傳輸比例
分別是66%,44%,33%.但是memory系統的排程決定了三者的機率.
尤其是效率的bank conflict,在不同的情況下比例可以由5%
到25%以上不等.
Latency:貨真價實的效能障礙.
相對於DRAM密度的快速成長.DRAM對於存取的latency
卻是緩慢的改進.DRAM密度以符合電晶體密度的標準(1.5X/year)
成長的同時,DRAM latency的改進卻不到每年7%.
也就是說,看的到的RAM,雖然好像PC133跳DDR400,DDR2-533,
或者GDDR3 1.xGHZ等.可是真正的latency沒改進的情況下,採用的
是如同更多的internal bank去實作,得到的是更低的有效傳輸比例
.效能改進並沒有如同帳面數字一般.
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待續: DDR2
DirectRambus
1T-SRAM
Embedded DRAM
記憶體系統的設置參數對效能的影響
改進記憶體存取的軟體技巧
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