#電子設計自動化EDA #3D IC #寄生效應parasitic effect #寄生參數提取
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【為 3D IC 設計，揪出惱人的「寄生效應」】
3D IC 設計因為能將器件尺寸縮小、最大限度降低成本，並保持外形參數可控，獲得業界大量關注，但驗證來自多個製程的元件仍相當具有挑戰。物理驗證領域已經有所進展——可在獨立模式中根據特定 DRC 或 LVS 規則驗證晶片，從而在不需要製程細節的情況下獨立檢查 3D 貼裝中，晶片到晶片的連接介面。但是，準確的時序分析 (timing analysis) 和電路完整性檢查 (circuit integrity) 仍舊存在問題。解決之道是描述多製程電路，包括實際設計的裝置元件和寄生效應。
萃取整個系統的寄生效應極其困難，需要瞭解晶片內部連線才能實現這種級別的寄生參數提取。通常可透過 LVS (Layout vs. schematic) 或讀取來自 LEF / DEF 等佈線資料庫的連接獲得互連資訊；事實上，很難針對多個晶片執行上述兩種方法，尤其當晶片來自不同製程，需要大量關於 LVS 語法的專業知識。所幸，簡單的 3D 設計不必如此費力；理想情況下，最重要的寄生效應來自單個晶片寄生效應本身，且晶片之間的寄生效應是可忽略不計的。
假設已提取各個晶片的寄生效應，唯一需要的是將這些提取的晶片網表 (die netlist) 整合在一起。使用帶 3D 驗證功能的物理驗證工具，可提取元件級 black- box netlist 並與 source netlist 做比較；對比無誤後，只需設法將寄生網表 (parasitic netlist) 從各個晶片導入相應的 black- box 子電路，就能得到適用於各種模擬的三維元件級和器件級的寄生網表。這種技術非常適用於設計，例如提取矽穿孔 (TSV) 時，晶片可作為用於模擬建模的器件或寄生模型。
然而，晶片到晶片、晶片到凸塊 (bump) 之間的互連，可能因耦合交互產生影響，上述方法不足以捕捉這些交互作用；有兩種方法能提高提取的準確性，而不要求單片式的元件級提取。一是單獨提取介面，然後將這些元件級的寄生效應與子電路的晶片級寄生效應整合在一起；二是提取「in context」的所有晶片貼裝，確切獲悉貼裝時與之交互的介面層後進行提取。
延伸閱讀：
《完整3D IC 寄生參數提取》
http://compotechasia.com/a/ji___yong/2016/1226/34363.html
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