#餅乾禮盒專修班B
全實作的五款餅乾課程
從奶油狀態講解～打發程度～材料混拌～麵團整型製作詳細一一解說，讓同學們從頭到尾自己實作完成作品，讓每一款餅乾都呈現出各具特色的風味
🌟布列塔尼卡蕾多
又酥又鹹香的法式餅乾，佳芳老師特別設計製程，不需使用模型就能製作出成型完美的餅乾
🍊香橙開心果餅乾
一口咬下滿滿的柑橘香橙佈滿口中，清新的餅乾口感
🍫雙倍巧克力奇普球
雙重巧克力濃度，酥鬆口感會讓人一顆接一顆停不下喔
🍇葡萄燕麥脆餅
帶有濃郁的酒香葡萄，搭配高膳食纖維的燕麥片
🍵伊藤久抹茶芝麻薄餅
使用日本宇治的伊藤久右衛門抹茶，薄脆口感&濃郁的芝麻香
這次的五款餅乾老師特別設計了有
冷凍型餅乾、平片型餅乾、塑型餅乾、
壓模式餅乾等不同品項
讓同學們可以同時學到多款餅乾的製作要訣
作為節慶送禮或是接單都是超級實用的品項
課程上還會教大家 #接單的製程設計
#產品保存方式、 #包裝的技巧等⋯
通通一次傳授給同學們
每人成品帶回3盒
🔻🔻🔻最新課程表請看這裡🔻🔻🔻
https://www.facebook.com/529405660560119/posts/1231833430317335?sfns=mo
#小紀老師佳芳老師
#翔太の卡將的廚房日記
接單的製程設計 在 [新聞] 狠甩三星台積電推出5奈米開放創新平台- 看板Stock 的八卦
1.原文連結：
狠甩三星 台積電推出5奈米開放創新平台設計架構
https://bit.ly/2TOXKvq
2.原文內容：
台積電製程技術領先幅度持續擴大，3日正式宣布在開放創新平台(Open Innovation
Platform；OIP)之下推出5奈米設計架構的完整版本，協助客戶實現支援下一世代先進行
動及高效能運算應用產品的5奈米系統單晶片設計，目標鎖定具有高成長性的5G與人工智
慧(AI)市場。
全球7奈米以下先進製程戰場，只剩下台積電、三星(Samsung Electronics)以及英特爾
(Intel)等3家參賽者，不過，隨著台積電搶先進入7奈米製程，且支援極紫外光(EUV)微影
技術的7奈米加強版(7+)製程已按既定時程於3月底量產，而全程採用EUV技術的5奈米製程
亦已進入試產後，不僅製程技術已與英特爾平起平坐，更是將預計2020年才會進入7奈米
EUV世代的三星狠甩在後，在晶圓代工版圖可望進一步擴大。
台積電3日宣布，在開放創新平台之下推出5奈米設計架構的完整版本，協助客戶實現支援
下一世代先進行動及高效能運算應用產品的5奈米系統單晶片設計，目標鎖定具有高成長
性的5G與AI市場。電子設計自動化及矽智財領導廠商與台積電已透過多種晶片測試載具合
作開發並完成整體設計架構的驗證，包括技術檔案、製程設計套件、工具、參考流程、以
及矽智財。
台積電5奈米製程已進入試產階段，能夠提供晶片設計業者全新等級的效能及功耗最佳化
解決方案，支援下世代的高階行動及高效能運算應用產品。相較於7奈米製程，5奈米創新
的微縮功能在ARM Cortex-A72的核心上能夠提供1.8倍的邏輯密度，速度增快15%，在此製
程架構之下也產生出優異的SRAM及類比面積縮減。
5奈米製程享有極紫外光微影技術所提供的製程簡化效益，同時也在良率學習上展現了卓
越的進展，相較於台積電前幾代製程，在相同對應的階段，達到了最佳的技術成熟度。
台積電5奈米設計架構包括5奈米設計規則手冊、SPICE模型、製程設計套件、以及通過矽
晶驗證的基礎與介面矽智財，並且全面支援通過驗證的電子設計自動化工具及設計流程。
在業界最大設計生態系統資源的支持下，台積電與客戶之間已經展開密集的設計合作，為
產品設計定案、試產活動與初期送樣打下良好基礎。
台積電研究發展與技術發展副總經理侯永清表示，台積電5奈米技術能夠提供客戶業界最
先進的邏輯製程，助其解決AI及5G所帶動對於更多運算能力的需求。在5奈米世代，設計
與製程需要密切的共同最佳化，因此，台積電與設計生態系統夥伴緊密的合作，以確保在
客戶需要時能夠提供經由驗證的矽智財組合與電子設計自動化工具。
最新的5奈米製程設計套件目前已可取得用來支援生產設計，包括電路元件符號、參數化
元件、電路網表生成及設計工具技術檔案，能夠協助啟動整個設計流程，從客製化設計、
電路模擬、實體實作、虛擬填充、電阻電容擷取到實體驗證及簽核。
台積電與設計生態系統夥伴合作，包括益華(Cadence)、新思科技(Synopsys)、Mentor
Graphics、以及ANSYS，透過台積電開放創新平台電子設計自動化驗證專案來進行全線電
子設計自動化工具的驗證，此驗證專案的核心涵蓋矽晶為主的電子設計自動化工具範疇，
包括模擬、實體實作(客製化設計、自動布局與繞線)、時序簽核(靜態時序分析、電晶體
級靜態時序分析)、電子遷移及壓降分析(閘級與電晶體級)、實體驗證(設計規範驗證、電
路布局驗證)、以及電阻電容擷取。透過此驗證專案，台積電與電子設計自動化夥伴能夠
實現設計工具來支援5奈米設計法則，確保必要的準確性，改善繞線能力，以達到功耗、
效能、面積的最佳化，協助客戶充分利用台積電5奈米製程技術的優勢。
除了工具驗證外，台積電也攜手電子設計自動化夥伴完成更進一層的設計流程驗證，透過
完備的工具與流程的開發、改善及驗證，台積電的客戶採用5奈米製程技術能夠擁有最佳
的解決方案將設計付諸實作，縮短設計周轉時間，達到首次投片即成功的目標。此外，台
積電也提供參考流程支援行動及高效能運算應用，針對新的設計方法以提升設計的品質與
效率。
另外，5奈米設計架構提供完備的矽智財組合，準備支援先進行動領域及高效能運算應用
的需求。基礎矽智財包括高密度及高效能的標準資料庫組與記憶體編譯器，已可從台積電
及其矽智財生態系統夥伴取得。台積電矽智財夥伴也提供介面矽智財核心，支援行動運算
及高效能運算。目前台積電客戶可經由TSMC Online下載整個台積電5奈米設計架構。
為進一步支援台積電5奈米設計架構的生產版本，Cadence已通過台積電最新的5奈米1.0版
本驗證過程，並且提供矽智財及整合的工具、流程及方法，來支援傳統與雲端環境，包括
台積電的開放創新平台虛擬設計環境，以確保客戶能夠擁有無間縫的使用者經驗。
對比之下，三星半年前就宣布7奈米EUV製程進入量產，但迄今卻未見真正採用的產品，包
括三星最新手機亦未使用自家7奈米EUV製程。而據日前三星公布的資料顯示，華城廠區預
計2019年底才會全面完工，也就是中7奈米EUV製程真正大量生產時程將是在2020年中，目
前客戶也只有與其達成合作協定的IBM，由於製程已落後台積電，蘋果(Apple)、高通
(Qualcomm)、NVIDIA等應不會在7奈米EUV世代中冒險轉單三星，而超微(AMD)更早已宣布7
奈米以下全面擁抱台積電，其他如賽靈思(Xilinx)、恩智浦(NXP)、德儀(TI)，以及在智
慧型手機戰場與三星廝殺的華為，更不會與三星合作。市場也預期，砸下重金投入7奈米
以下製程的三星，殺價搶客戶勢在必行，其良率和台積電產能表現將是對戰關鍵。
3.心得/評論：
新一代CPU、GPU、AI晶片及伺服器晶片解決方案在2019年全面轉進7奈米製程，台積電7奈
米製程近期接單量明顯往上成長不少，交期也有開始往後拉長的跡象出現，並且在蘋果還
未給足2019年下半訂單能見度前就已提前浮現，現在又宣布全程採用EUV技術的5奈米製程
亦已進入試產，台積電在晶圓代工版圖可望進一步擴大。
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