【高階封裝技術之發展與應用】
現今封裝技術除了提升可容納的引腳數外，還需更薄的厚度、更低的成本與更佳的散熱效果，並盡可能縮短晶片間的距離，以減少不必要的寄生電路，提升性能，封裝的晶片數量也從單晶片往整合多晶片發展，整合晶片的種類從同質性逐漸演進到異質性晶片。
#SIP #Fan-Out #封裝技術
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#物聯網IoT #半導體製程 #扇出型封裝 #晶圓級封裝WLP #3D列印 #印刷電子 #覆晶FlipChip #底部填充膠underfill #表面黏著技術SMT #系統級封裝SiP #堆疊封裝PoP #晶片尺寸封裝CSP #奈米氣溶膠噴塗AerosolJet
【當物聯網元件的形式與材料不再「循規蹈矩」……】
有「積層製造」或「加法製造」(additive manufacturing) 別稱的 3D 列印，在半導體製程漸受矚目。3D 列印可降低光罩費用、甚至完全不需光罩便能直接成像，是製作先進奈米原型首選，將大幅簡化微型 LED 電路印刷、穿戴式感測器／天線製作、扇出／扇入型晶圓級封裝 (FOWLP / FIWLP) 重佈線 (RDL) 工作；預估至 2020 年，印刷電子 (Printed Electronics) 市場將達 120 億美元。
覆晶凸塊 (Flip Chip bump) 因可支援機械和電子連接，且互連短、電感 (Inductance) 低、電性表現良好備受關注。由於覆晶封裝的精細線徑、區域陣列 (Area Array) 和高密度的內部互連架構，通常需要中介載板 (interposer) 為較粗的板級組裝重佈線 I/O；為了讓封裝體積更趨薄型化，業界試圖透過 RDL 技術取代中介板，有 Fan-in 和 Fan-out 兩種途徑。
封裝對元件的整體效能影響至深、RDL 是晶圓級封裝的關鍵元素，而借助 3D 列印進行 RDL 兼具低成本和設計彈性，有助推動小量的晶片尺寸封裝 (CSP)。另「奈米氣溶膠噴塗」(Aerosol Jet) 技術可增加材料的可選性，廣泛用於導體、隔離器、電阻、生化材料和陶瓷元件製造，對於在立體基板上製作天線尤具優勢。
延伸閱讀：
《3D 列印＋奈米氣溶膠噴塗＋雷射燒結，軟性電路有解》
http://compotechasia.com/a/____//2017/1018/36976.html
(點擊內文標題即可閱讀全文)
#德芮達科技Detekt #OPTOMEC #SEMICON2017
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SEMICON Taiwan 國際半導體展盛大登場
重量級人物對談揭序幕，半導體產業結合四大新應用邁高峰!
SEMICON Taiwan國際半導體展將於9月13日至15日於台北南港展覽館一館1、4樓隆重舉行。如同全球半導體產業持續成長，SEMICON Taiwan今年規模持續擴大，聚集700家國內外領導廠商，展出1,800個攤位，預期吸引超過45,000位專業人士參觀，再為展會規模創下紀錄。
根據研調機構IC Insights預估，今年半導體產業資本支出可望高達809億美元，創下歷史新高紀錄，年增幅達20％，顯示在物聯網、智慧製造、智慧車用電子及智慧醫療等應用趨勢發展下，將持續帶動相關製程、設備及材料供應鏈發展，台灣半導體產業可望迎來下一個高峰!
SEMI台灣區總裁曹世綸表示，22年來 SEMICON Taiwan不僅成功連結全球與台灣，也是半導體產業與政府之間的溝通平台。有別於主流的手機晶片應用，今年SEMICON Taiwan聚焦物聯網、智慧製造、智慧運輸、智慧醫療等四大新興應用趨勢發展，透過更多元的展覽內容與活動，促進不同領域間精英的交流與資源整合，期望拓展更多合作與商機，共創台灣半導體產業另一個成功的高峰。
看好台灣半導體產業的成長態勢，今年SEMICON Taiwan共規劃20個專區，新增循環經濟、化合物半導體、雷射、光電半導體及歐洲矽谷專區等5大專區。加上既有的自動光學檢測、化學機械研磨、高科技廠房、材料、精密機械、二手設備、智慧製造與自動化及半導體設備零組件國產化等主題專區外，以及海峽兩岸、德國、荷蘭、韓國、日本九州、日本沖繩、新加坡等大國家/地區專區，共12大主題專區及8大國家/地區專區，將帶給參觀者更完整的產業全貌與國際視野，並與國際接軌協助推動更多跨國合作之商機。
多元主題論壇邀請重量級講師分享未來產業發展之關鍵
隨著物聯網、智慧運輸、5G行動通訊、AR與VR及人工智慧等應用快速發展，視為半導體產業成長關鍵動能。眾所矚目的科技菁英領袖高峰論壇今年將以「Transformation－A Key to Solution」為題外，展期間亦規劃27場的國際論壇剖析劃時代議題，邀請來自業界超過150位重量級講師，包括台積電、聯電、力晶、NVIDIA、美光及Amkor等，針對物聯網、智慧製造、智慧運輸、智慧醫療、人工智慧、循環經濟等熱門話題，分享未來下世代半導體產業發展趨勢及因應策略。
同時與SEMICON Taiwan同期舉辦之系統級封測（SiP）國際高峰論壇，連續兩天將分別以「封裝於汽車電子的創新應用」、「3D IC, 3D Interconnection 為 AI 與 高階運算架構基礎」及「實現3D-SiP元件創新『內埋式基板（Embedded Substrate）』與『扇出型（Fan Out）』技術」等三大主題，分享2.5D/3D-IC技術趨勢及內埋與晶圓級封裝技術之革新與挑戰。
此外，今年ITC（International Test Conference）將首度移師亞洲，與SEMICON Taiwan同期舉行第一屆ITC-Asia國際測試會議暨展覽會。探討在物聯網與車用電子等新興應用的快速崛起，以及先進製程、3D堆疊、系統級封裝等技術持續進展的雙重趨勢推動下，半導體測試技術正面臨全新的挑戰。ITC-Asia探討議題涵蓋完整積體電路測試領域，包括測試技術與設備、可靠度驗證服務、探針卡、測試治具、EDA 及 ECAD與測試軟體等，將邀請來自產學研界的重要貴賓發表專題演講與技術研討，連結學術界與產業界共同探究克服半導體測試挑戰的最適解決方案，協助穩固台灣半導體產業競爭力。
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扇出- 維基百科，自由的百科全書- Wikipedia扇出係數（英語：Fan-out）是電子技術中表明邏輯門帶負載能力的一個量度，其定義為一個邏輯門電路能驅動與之同類邏輯門的個 ... ... <看更多>
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fan out電路 在 Re: [問題] 一些數位ic design遇到的問題- 看板Electronics 的八卦
1.2.4 :
會有數千個 fanout 你如果不用 DFF sample ,
如何保證到所有的邏輯閘會在同一個 cycle 內 ?
所以要視為不同 clk domain，先 Double Sync 解掉Meta-stable
Double Sync完，看你要加 Buffer 或是分成很多的 DFF
加的 Buffer 只要沒有 timing violation 即可
要加 buffer 給 tool 去加即可
如果怎麼加都有 viloation , 那就再分 DFF
3: 我估 fanout 都用 BUF1 的數十倍去估
5: clk uncertainty 一般設 0.3
propagating delay和clk latency ? 這個要設嗎? (synthesis script不用)
如果有跑 STA , 應該就會幫你列出來
你只要把 violation 的 修掉即可
※ 引述《bbuc (C&C++完美經典)》之銘言：
: 各位好,我是一個做數位design的研究生
: 關於design中設計的方式遇到一些問題
: 希望有識者能不吝給予指教
: 在與他人討論的過程中
: 我了解到一顆IC的input與output都必須要用register檔住
: 因此在作為control訊號的input port就有些問題
: 由於是一個multi-mode的電路
: 在我原本的寫法
: input port作為電路內部的control訊號來切換mode時(非clk/rst)
: 可能會有數千個fanout
: 因為整個電路的動作都被這個訊號所控制(如控制mux)
: 如果我用register擋住這個訊號
: synthesis時似乎因為fanout過大而使得這個儲存控制訊號的register變得很大
: delay也較長
: 而不擋時似乎在syn這個階段比較不會有這個問題
: 我將我想問的問題條列如下:
: 1.是否真的一定要用register檔住input,不能直接由input進去控制
: (此訊號在同一mode下為constant)
: 2.若一定要用register檔住,fan out又過大的話,可以在synthesis時用
: set max fanout指令來解決嗎? 這個指令似乎是用加buffer的方式來解決
: 那麼這些buffer會不會造成timing的延遲呢
: 3.max fanout一般適當的值是多少? (操作頻率希望能高於150MHz)
: 4.有人建議我用手刻clock tree的方式去分這些訊號,請問這樣是正統的寫法嗎?
: 5.這是額外的問題....因為我們是新實驗室, 很多問題找不到人問
: 請問一般而言clock uncertainty應設為多少呢?
: 另外propagating delay和clk latency應該怎麼設呢?
: 雖然ic design lab有做過,但不知道實際量產的design有沒有一個較標準的值呢?
: 不知道有沒有違反問問題的倫理或是板規
: 若有請告知 謝謝
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